Verilog代码覆盖工具 Covered
- 授权协议: 未知
- 开发语言: C/C++
- 操作系统: 跨平台
- 软件首页: http://covered.sourceforge.net/
- 软件文档: http://covered.sourceforge.net/user/index.html
软件介绍
Covered 是一个Verilog代码覆盖工具，它读取的Verilog设计和生成的光碟/ LXT从设计转储文件并生成一个覆盖文件，可以合并的文件或其他保险用于创建报告的报道。涵盖还包含图形用户界面覆盖报告的效用，在一个覆盖读取文件以允 许交互式报道发现。由测量范围涵盖领域包括：行，切换，内存，组合逻辑，FSM 状态和状态转换以及断言覆盖。
Verilog HDL是一種硬體描述語言（hardware description language），為了製作數位電路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。
Verilog 是由en:Gateway Design Automation公司於大約1984年開始發展。Gateway Design Automation公司後來被 Cadence Design Systems於1990年所購併。現在 Cadence 對於 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財產權。
Java编程的逻辑
马俊昌 / 机械工业出版社 / 2018-1-1 / 99
Java专家撰写，力求透彻讲解每个知识点，逐步建立编程知识图谱。本书以Java语言为例，由基础概念入手，到背后实现原理与逻辑，再到应用实践，融会贯通。 全书共六大部分，其要点如下。 第一部分（第1～2章）讲解计算机程序的基本执行流程与元素，以及数据背后的二进制表示，帮读者掌握编程的基本概念。 第二部分（第3～7章）讲解面向对象的编程原理与逻辑，涉及类、继承与多态、接口与抽象类、异......一起来看看 《Java编程的逻辑》 这本书的介绍吧!
